Câu hỏi có vẻ đơn giản: có thể tạo ra bao nhiêu chip 2 nm từ một tấm silicon 300 mm?
Trên thực tế, câu trả lời tiết lộ nhiều điều về sản xuất chất bán dẫn hiện đại hơn là một con số duy nhất. Nó liên quan đến hình học, thống kê năng suất, sự đánh đổi thiết kế và giới hạn vật lý của các quy trình tiên tiến.
Bài viết này trình bày một phép tính thực tế, định hướng kỹ thuật, tách biệt các giá trị tối đa về mặt lý thuyết với những gì thực sự rời khỏi một nhà máy bán dẫn.
Mặc dù có tên gọi như vậy, nút công nghệ 2 nm không đại diện cho một kích thước vật lý theo nghĩa đen. Các nút hiện đại là các quy ước về thương hiệu phản ánh những cải tiến về mật độ bóng bán dẫn, hiệu suất và hiệu quả năng lượng hơn là chiều dài cổng thực tế.
Một quy trình loại 2 nm điển hình bao gồm bóng bán dẫn gate-all-around hoặc nanosheet, chiều dài cổng hiệu quả theo thứ tự hàng chục nanomet và sử dụng rộng rãi công nghệ quang khắc cực tím. Kết quả là, diện tích khuôn—chứ không phải nhãn nút—là yếu tố chính quyết định có bao nhiêu chip phù hợp với một tấm wafer.
Một tấm wafer 300 mm tiêu chuẩn có bán kính 150 mm, cho diện tích hình học tổng cộng khoảng 70.685 mm². Tuy nhiên, không phải tất cả diện tích này đều có thể sử dụng được.
Loại trừ cạnh, đường kẻ và các vùng kiểm soát quy trình làm giảm diện tích hiệu quả. Trong môi trường sản xuất thực tế, khoảng 94 đến 96 phần trăm của tấm wafer có thể được sử dụng, để lại khoảng 66.000 đến 68.000 mm² có sẵn cho các khuôn.
Ở nút 2 nm, kích thước khuôn khác nhau rất nhiều tùy thuộc vào ứng dụng.
Bộ xử lý di động hiệu suất cao thường chiếm khoảng 80 đến 120 mm². Chiplet logic nhỏ hơn nhiều, thường trong khoảng 25 đến 40 mm². Ngược lại, các bộ tăng tốc AI lớn có thể vượt quá 300 mm² và đôi khi gần 500 mm² trở lên.
Những khác biệt này chi phối kết quả số lượng chip.
Hãy xem xét một hệ thống-trên-chip di động với diện tích khuôn khoảng 100 mm².
Chia diện tích wafer có thể sử dụng được cho kích thước khuôn cho khoảng 680 khuôn. Sau khi tính đến hình học wafer và tổn thất cạnh, số lượng khuôn tổng thường giảm xuống còn khoảng 600–630.
Sau đó, năng suất trở thành yếu tố quyết định. Đối với các SoC nút tiên tiến lớn, năng suất thực tế thường dao động từ 70 đến 80 phần trăm sau khi quy trình trưởng thành.
Điều này dẫn đến khoảng 420 đến 500 chip hoàn toàn hoạt động trên mỗi tấm wafer.
Kiến trúc chiplet cải thiện đáng kể hiệu quả của wafer.
Đối với một chiplet logic 30 mm², cùng một tấm wafer về mặt lý thuyết có thể chứa hơn 2.200 khuôn. Sau khi mất hình học, khoảng 2.000 đến 2.100 khuôn tổng vẫn còn.
Vì các khuôn nhỏ hơn ít nhạy cảm với các khuyết tật, năng suất thường đạt 90 đến 95 phần trăm.
Điều này tạo ra khoảng 1.800 đến 2.000 chiplet tốt trên mỗi tấm wafer, giải thích tại sao các chiến lược dựa trên chiplet đang trở nên chiếm ưu thế ở các nút tiên tiến.
Bộ xử lý AI lớn đẩy kinh tế wafer đến giới hạn.
Với kích thước khuôn là 500 mm², một tấm wafer chỉ có thể chứa khoảng 110 đến 120 khuôn tổng sau khi mất cạnh. Năng suất ban đầu cho các khuôn lớn như vậy ở mức 2 nm có thể giảm từ 40 đến 60 phần trăm.
Kết quả là, chỉ có khoảng 45 đến 70 chip có thể sử dụng được có thể thu được từ một tấm wafer duy nhất, đóng góp trực tiếp vào chi phí cao của phần cứng AI tiên tiến.
Năng suất có liên quan chặt chẽ đến mật độ khuyết tật. Một mô hình năng suất đơn giản hóa cho thấy năng suất giảm theo cấp số nhân khi diện tích khuôn tăng.
Ngay cả mật độ khuyết tật rất thấp cũng có thể ảnh hưởng đáng kể đến các khuôn lớn. Ở các nút tiên tiến, năng suất thường vượt quá chi phí wafer là yếu tố chi phối trong việc xác định giá cuối cùng của một chip.
Các phép tính hình học thuần túy bỏ qua nhiều yếu tố trong thế giới thực, bao gồm các đường kẻ, cấu trúc thử nghiệm, mạch dự phòng và phân loại hiệu suất.
Chip từ cùng một tấm wafer có thể khác nhau về tốc độ, mức tiêu thụ điện năng và dung sai điện áp. Chỉ một phần trong số chúng đủ điều kiện cho các sản phẩm hàng đầu.
Đối với một tấm wafer 300 mm ở nút 2 nm, kết quả thực tế là:
45 đến 70 khuôn tốt cho bộ xử lý AI lớn
420 đến 500 khuôn tốt cho SoC di động
1.800 đến 2.000 chiplet logic tốt
Những con số này phản ánh thực tế sản xuất hơn là giới hạn lý thuyết.
Ở nút 2 nm, sự tiến bộ không còn chỉ do thu nhỏ các tính năng. Nó phụ thuộc vào chất lượng vật liệu, độ phẳng của wafer, kiểm soát khuyết tật và các chiến lược đóng gói tiên tiến.
Câu hỏi có ý nghĩa hơn không còn là có bao nhiêu chip phù hợp với một tấm wafer, mà là có bao nhiêu chip hiệu suất cao, đáng tin cậy và khả thi về mặt kinh tế có thể tồn tại trong toàn bộ quy trình sản xuất—từ quá trình phát triển tinh thể đến đóng gói cuối cùng.
Câu hỏi có vẻ đơn giản: có thể tạo ra bao nhiêu chip 2 nm từ một tấm silicon 300 mm?
Trên thực tế, câu trả lời tiết lộ nhiều điều về sản xuất chất bán dẫn hiện đại hơn là một con số duy nhất. Nó liên quan đến hình học, thống kê năng suất, sự đánh đổi thiết kế và giới hạn vật lý của các quy trình tiên tiến.
Bài viết này trình bày một phép tính thực tế, định hướng kỹ thuật, tách biệt các giá trị tối đa về mặt lý thuyết với những gì thực sự rời khỏi một nhà máy bán dẫn.
Mặc dù có tên gọi như vậy, nút công nghệ 2 nm không đại diện cho một kích thước vật lý theo nghĩa đen. Các nút hiện đại là các quy ước về thương hiệu phản ánh những cải tiến về mật độ bóng bán dẫn, hiệu suất và hiệu quả năng lượng hơn là chiều dài cổng thực tế.
Một quy trình loại 2 nm điển hình bao gồm bóng bán dẫn gate-all-around hoặc nanosheet, chiều dài cổng hiệu quả theo thứ tự hàng chục nanomet và sử dụng rộng rãi công nghệ quang khắc cực tím. Kết quả là, diện tích khuôn—chứ không phải nhãn nút—là yếu tố chính quyết định có bao nhiêu chip phù hợp với một tấm wafer.
Một tấm wafer 300 mm tiêu chuẩn có bán kính 150 mm, cho diện tích hình học tổng cộng khoảng 70.685 mm². Tuy nhiên, không phải tất cả diện tích này đều có thể sử dụng được.
Loại trừ cạnh, đường kẻ và các vùng kiểm soát quy trình làm giảm diện tích hiệu quả. Trong môi trường sản xuất thực tế, khoảng 94 đến 96 phần trăm của tấm wafer có thể được sử dụng, để lại khoảng 66.000 đến 68.000 mm² có sẵn cho các khuôn.
Ở nút 2 nm, kích thước khuôn khác nhau rất nhiều tùy thuộc vào ứng dụng.
Bộ xử lý di động hiệu suất cao thường chiếm khoảng 80 đến 120 mm². Chiplet logic nhỏ hơn nhiều, thường trong khoảng 25 đến 40 mm². Ngược lại, các bộ tăng tốc AI lớn có thể vượt quá 300 mm² và đôi khi gần 500 mm² trở lên.
Những khác biệt này chi phối kết quả số lượng chip.
Hãy xem xét một hệ thống-trên-chip di động với diện tích khuôn khoảng 100 mm².
Chia diện tích wafer có thể sử dụng được cho kích thước khuôn cho khoảng 680 khuôn. Sau khi tính đến hình học wafer và tổn thất cạnh, số lượng khuôn tổng thường giảm xuống còn khoảng 600–630.
Sau đó, năng suất trở thành yếu tố quyết định. Đối với các SoC nút tiên tiến lớn, năng suất thực tế thường dao động từ 70 đến 80 phần trăm sau khi quy trình trưởng thành.
Điều này dẫn đến khoảng 420 đến 500 chip hoàn toàn hoạt động trên mỗi tấm wafer.
Kiến trúc chiplet cải thiện đáng kể hiệu quả của wafer.
Đối với một chiplet logic 30 mm², cùng một tấm wafer về mặt lý thuyết có thể chứa hơn 2.200 khuôn. Sau khi mất hình học, khoảng 2.000 đến 2.100 khuôn tổng vẫn còn.
Vì các khuôn nhỏ hơn ít nhạy cảm với các khuyết tật, năng suất thường đạt 90 đến 95 phần trăm.
Điều này tạo ra khoảng 1.800 đến 2.000 chiplet tốt trên mỗi tấm wafer, giải thích tại sao các chiến lược dựa trên chiplet đang trở nên chiếm ưu thế ở các nút tiên tiến.
Bộ xử lý AI lớn đẩy kinh tế wafer đến giới hạn.
Với kích thước khuôn là 500 mm², một tấm wafer chỉ có thể chứa khoảng 110 đến 120 khuôn tổng sau khi mất cạnh. Năng suất ban đầu cho các khuôn lớn như vậy ở mức 2 nm có thể giảm từ 40 đến 60 phần trăm.
Kết quả là, chỉ có khoảng 45 đến 70 chip có thể sử dụng được có thể thu được từ một tấm wafer duy nhất, đóng góp trực tiếp vào chi phí cao của phần cứng AI tiên tiến.
Năng suất có liên quan chặt chẽ đến mật độ khuyết tật. Một mô hình năng suất đơn giản hóa cho thấy năng suất giảm theo cấp số nhân khi diện tích khuôn tăng.
Ngay cả mật độ khuyết tật rất thấp cũng có thể ảnh hưởng đáng kể đến các khuôn lớn. Ở các nút tiên tiến, năng suất thường vượt quá chi phí wafer là yếu tố chi phối trong việc xác định giá cuối cùng của một chip.
Các phép tính hình học thuần túy bỏ qua nhiều yếu tố trong thế giới thực, bao gồm các đường kẻ, cấu trúc thử nghiệm, mạch dự phòng và phân loại hiệu suất.
Chip từ cùng một tấm wafer có thể khác nhau về tốc độ, mức tiêu thụ điện năng và dung sai điện áp. Chỉ một phần trong số chúng đủ điều kiện cho các sản phẩm hàng đầu.
Đối với một tấm wafer 300 mm ở nút 2 nm, kết quả thực tế là:
45 đến 70 khuôn tốt cho bộ xử lý AI lớn
420 đến 500 khuôn tốt cho SoC di động
1.800 đến 2.000 chiplet logic tốt
Những con số này phản ánh thực tế sản xuất hơn là giới hạn lý thuyết.
Ở nút 2 nm, sự tiến bộ không còn chỉ do thu nhỏ các tính năng. Nó phụ thuộc vào chất lượng vật liệu, độ phẳng của wafer, kiểm soát khuyết tật và các chiến lược đóng gói tiên tiến.
Câu hỏi có ý nghĩa hơn không còn là có bao nhiêu chip phù hợp với một tấm wafer, mà là có bao nhiêu chip hiệu suất cao, đáng tin cậy và khả thi về mặt kinh tế có thể tồn tại trong toàn bộ quy trình sản xuất—từ quá trình phát triển tinh thể đến đóng gói cuối cùng.
