Sản xuất bán dẫn hiện đại bắt đầu với một câu hỏi đơn giản lừa dối: Có bao nhiêu chip có thể được chế tạo trên một wafer?
Trong khi cách tiếp cận đơn giản nhất là chia diện tích wafer bằng diện tích chip, việc tính toán trở nên phức tạp hơn khi các yếu tố như hình học wafer, loại trừ cạnh, mật độ khiếm khuyết,và năng suất được xem xét. Đối với các loại wafer có giá trị cao như silicon 300 mm hoặcBánh SiC, ước tính số chip chính xác là rất quan trọng đối với chi phí, lập kế hoạch sản xuất và tối ưu hóa thiết kế.
Bài viết này giải thích các nguyên tắc đằng sau tính toán số lượng chip wafer, chứng minh các công thức thực tế và giới thiệu các mô hình năng suất học thuật được sử dụng trong ngành công nghiệp bán dẫn.
Biết số lượng chip mỗi wafer giúp xác định:
Chi phí sản xuất cho mỗi die
Lượng sản xuất
Doanh thu dự kiến cho mỗi wafer
Yêu cầu về bao bì và thử nghiệm
Thiết kế đánh đổi kích thước chip và bố cục
Đối với các wafer tiên tiến, ước tính số lượng chip chính xác ảnh hưởng trực tiếp đến lợi nhuận và các quyết định kỹ thuật.
Wafers là hình tròn, nhưng chip thường là vuông hoặc hình chữ nhật. Bởi vì vuông không thể gạch một vòng tròn hoàn hảo, các chip một phần gần cạnh được loại bỏ.diện tích wafer có thể sử dụng luôn luôn nhỏ hơn một chút so với tổng diện tích wafer.
Công thức gần đúng thường được sử dụng là:
N ≈ (π × D2) / (4 × A) - (π × D) / sqrt ((2 × A)
Ở đâu:
N = số lượng ước tính của toàn bộ đệm
D = đường kính wafer
A = diện tích chip
Thuật ngữ đầu tiên ước tính số lượng chết lý tưởng bỏ qua các cạnh, và thuật ngữ thứ hai điều chỉnh cho các tổn thất cạnh.
Các nhà sản xuất để lại một chiếc nhẫn gần cạnh wafer không sử dụng, được gọi là loại trừ cạnh, do biến dạng lithography, sự không ổn định mô hình hoặc khiếm khuyết cạnh tinh thể.
Các giá trị loại trừ cạnh điển hình:
Các miếng bột Si 300 mm: 3 ̊5 mm
SiC wafers: 5 ̊10 mm
Chiều kính wafer hiệu quả trở thành:
D_eff = D - 2 × E
Nơi E là bên cạnh loại trừ.
Với:
Chiều kính wafer: 300 mm
Khác cạnh: 3 mm
Kích thước chip: 15 mm × 15 mm
Vùng chip: A = 225 mm2
Bước 1: Chiều kính hiệu quả
D_eff = 300 - 2 × 3 = 294 mm
Bước 2: Cắm vào công thức
N ≈ (π × 2942) / (4 × 225) - (π × 294) / sqrt ((2 × 225)
Bước 3: Tính toán các giá trị
Từ 1: (π × 2942) / 900 ≈ 301
Thuật 2: (π × 294) / sqrt ((450) ≈ 27.5
N ≈ 301 - 27.5 ≈ 274 chip mỗi wafer
Ngay cả khi một wafer chứa 274 chip, không phải tất cả sẽ hoạt động đúng cách.
Các mô hình năng suất cho phép các kỹ sư ước tính chip có thể sử dụng cho mỗi wafer.
Y = e^(-A × D0)
Ở đâu:
Y = năng suất
A = diện tích chip bằng cm2
D0 = mật độ khiếm khuyết (những khiếm khuyết trên cm2)
Mô hình này giả định các khiếm khuyết độc lập ngẫu nhiên và cung cấp giới hạn thấp hơn về năng suất.
Y = ((1 - e^(-A × D0)) / (A × D0)) 2
Các tài khoản cho các cluster lỗi ít hung hăng hơn.
Y = (1 + (A × D0)/α) ^ ((-α)
Trong đó α định lượng sự tập hợp khiếm khuyết.
Giả sử:
A = 0,225 cm2
D0 = 0,003 khiếm khuyết/cm2
Mô hình Poisson:
Y ≈ e ^ ((-0.225 × 0.003) ≈ 0.9993
Để có hiệu suất thực tế là 98%, chip có thể sử dụng:
N_good ≈ 274 × 0,98 ≈ 268 chip
Chuyển đổi đường cung, đường cong hoặc độ dày wafer
Các quy tắc cạnh lithography
Các điểm nóng lỗi
Hạn chế kích thước lưới
Các loại vải đa dự án
Tỷ lệ chiều cao
Fabs thường tạo ra bản đồ chip cho thấy cái chết vượt qua hoặc thất bại sau khi thử nghiệm.
Lượng sản xuất giảm theo cấp số nhân với diện tích chip.
Chip nhỏ hơn → xác suất lỗi thấp hơn → năng suất cao hơn
Thiết bị năng lượng lớn hơn → năng suất thấp hơn → chi phí cao hơn
Trong các vật liệu băng tần rộng như SiC, mật độ khiếm khuyết thường là động lực chi phí chính.
Ước tính có bao nhiêu chip phù hợp trên một wafer kết hợp hình học, khoa học vật liệu và lý thuyết xác suất.
Các yếu tố chính:
Chiều kính wafer và loại trừ cạnh
Khu vực chip và bố trí
Mật độ lỗi và nhóm
Hiểu được các nguyên tắc này cho phép các kỹ sư và người mua dự đoán hiệu suất wafer, ước tính chi phí và tối ưu hóa thiết kế.số lượng chip chính xác và dự đoán năng suất trở nên quan trọng hơn.
Sản xuất bán dẫn hiện đại bắt đầu với một câu hỏi đơn giản lừa dối: Có bao nhiêu chip có thể được chế tạo trên một wafer?
Trong khi cách tiếp cận đơn giản nhất là chia diện tích wafer bằng diện tích chip, việc tính toán trở nên phức tạp hơn khi các yếu tố như hình học wafer, loại trừ cạnh, mật độ khiếm khuyết,và năng suất được xem xét. Đối với các loại wafer có giá trị cao như silicon 300 mm hoặcBánh SiC, ước tính số chip chính xác là rất quan trọng đối với chi phí, lập kế hoạch sản xuất và tối ưu hóa thiết kế.
Bài viết này giải thích các nguyên tắc đằng sau tính toán số lượng chip wafer, chứng minh các công thức thực tế và giới thiệu các mô hình năng suất học thuật được sử dụng trong ngành công nghiệp bán dẫn.
Biết số lượng chip mỗi wafer giúp xác định:
Chi phí sản xuất cho mỗi die
Lượng sản xuất
Doanh thu dự kiến cho mỗi wafer
Yêu cầu về bao bì và thử nghiệm
Thiết kế đánh đổi kích thước chip và bố cục
Đối với các wafer tiên tiến, ước tính số lượng chip chính xác ảnh hưởng trực tiếp đến lợi nhuận và các quyết định kỹ thuật.
Wafers là hình tròn, nhưng chip thường là vuông hoặc hình chữ nhật. Bởi vì vuông không thể gạch một vòng tròn hoàn hảo, các chip một phần gần cạnh được loại bỏ.diện tích wafer có thể sử dụng luôn luôn nhỏ hơn một chút so với tổng diện tích wafer.
Công thức gần đúng thường được sử dụng là:
N ≈ (π × D2) / (4 × A) - (π × D) / sqrt ((2 × A)
Ở đâu:
N = số lượng ước tính của toàn bộ đệm
D = đường kính wafer
A = diện tích chip
Thuật ngữ đầu tiên ước tính số lượng chết lý tưởng bỏ qua các cạnh, và thuật ngữ thứ hai điều chỉnh cho các tổn thất cạnh.
Các nhà sản xuất để lại một chiếc nhẫn gần cạnh wafer không sử dụng, được gọi là loại trừ cạnh, do biến dạng lithography, sự không ổn định mô hình hoặc khiếm khuyết cạnh tinh thể.
Các giá trị loại trừ cạnh điển hình:
Các miếng bột Si 300 mm: 3 ̊5 mm
SiC wafers: 5 ̊10 mm
Chiều kính wafer hiệu quả trở thành:
D_eff = D - 2 × E
Nơi E là bên cạnh loại trừ.
Với:
Chiều kính wafer: 300 mm
Khác cạnh: 3 mm
Kích thước chip: 15 mm × 15 mm
Vùng chip: A = 225 mm2
Bước 1: Chiều kính hiệu quả
D_eff = 300 - 2 × 3 = 294 mm
Bước 2: Cắm vào công thức
N ≈ (π × 2942) / (4 × 225) - (π × 294) / sqrt ((2 × 225)
Bước 3: Tính toán các giá trị
Từ 1: (π × 2942) / 900 ≈ 301
Thuật 2: (π × 294) / sqrt ((450) ≈ 27.5
N ≈ 301 - 27.5 ≈ 274 chip mỗi wafer
Ngay cả khi một wafer chứa 274 chip, không phải tất cả sẽ hoạt động đúng cách.
Các mô hình năng suất cho phép các kỹ sư ước tính chip có thể sử dụng cho mỗi wafer.
Y = e^(-A × D0)
Ở đâu:
Y = năng suất
A = diện tích chip bằng cm2
D0 = mật độ khiếm khuyết (những khiếm khuyết trên cm2)
Mô hình này giả định các khiếm khuyết độc lập ngẫu nhiên và cung cấp giới hạn thấp hơn về năng suất.
Y = ((1 - e^(-A × D0)) / (A × D0)) 2
Các tài khoản cho các cluster lỗi ít hung hăng hơn.
Y = (1 + (A × D0)/α) ^ ((-α)
Trong đó α định lượng sự tập hợp khiếm khuyết.
Giả sử:
A = 0,225 cm2
D0 = 0,003 khiếm khuyết/cm2
Mô hình Poisson:
Y ≈ e ^ ((-0.225 × 0.003) ≈ 0.9993
Để có hiệu suất thực tế là 98%, chip có thể sử dụng:
N_good ≈ 274 × 0,98 ≈ 268 chip
Chuyển đổi đường cung, đường cong hoặc độ dày wafer
Các quy tắc cạnh lithography
Các điểm nóng lỗi
Hạn chế kích thước lưới
Các loại vải đa dự án
Tỷ lệ chiều cao
Fabs thường tạo ra bản đồ chip cho thấy cái chết vượt qua hoặc thất bại sau khi thử nghiệm.
Lượng sản xuất giảm theo cấp số nhân với diện tích chip.
Chip nhỏ hơn → xác suất lỗi thấp hơn → năng suất cao hơn
Thiết bị năng lượng lớn hơn → năng suất thấp hơn → chi phí cao hơn
Trong các vật liệu băng tần rộng như SiC, mật độ khiếm khuyết thường là động lực chi phí chính.
Ước tính có bao nhiêu chip phù hợp trên một wafer kết hợp hình học, khoa học vật liệu và lý thuyết xác suất.
Các yếu tố chính:
Chiều kính wafer và loại trừ cạnh
Khu vực chip và bố trí
Mật độ lỗi và nhóm
Hiểu được các nguyên tắc này cho phép các kỹ sư và người mua dự đoán hiệu suất wafer, ước tính chi phí và tối ưu hóa thiết kế.số lượng chip chính xác và dự đoán năng suất trở nên quan trọng hơn.
