Công nghệ tự sắp xếp mô hình bốn lần (SAQP) là gì?

Multi-patterning là một kỹ thuật để vượt qua những hạn chế về lithographic trong sản xuất chip.Multi-patterning cho phép các nhà sản xuất chip hình ảnh các thiết kế IC ở kích thước 20 nanomet và dưới.

Nhìn chung, đa mẫu có hai loại chính: chia độ và phân cách. chia độ là một thuật ngữ chung bao gồm các kỹ thuật mô hình hai và ba.khoảng cách bao gồm tự sắp xếp mô hình hai (SADP) và tự sắp xếp mô hình bốn (SAQP)Cả hai kỹ thuật chia độ và cách cách có thể mở rộng đến mô hình tám.

Loại đầu tiên, chia độ cao, chủ yếu được sử dụng trong logic.Mô hình đôi hầu như luôn đề cập đến quá trình chia khúc đá (LELE)Trong chế tạo wafer, LELE đòi hỏi hai bước lithography và khắc độc lập để xác định một lớp duy nhất.LELE có thể tốn kém vì nó làm tăng gấp đôi các bước trong quá trình lithography.

Ban đầu, kỹ thuật này tách các bố cục không thể in bằng một lần phơi sáng thành hai mặt nạ mật độ thấp hơn. sau đó, nó sử dụng hai quy trình phơi sáng riêng biệt.Điều này tạo thành hai mô hình thô hơnChúng được kết hợp và chồng lên nhau để cho phép hình ảnh tinh tế hơn trên wafer.

LELE (tức là mô hình hai) đặt ra các yêu cầu bố trí mới, xác minh vật lý và gỡ lỗi cho các nhà thiết kế.Màu sắc được gán cho các lớp mặt nạ dựa trên các yêu cầu khoảng cáchCác lớp mặt nạ được phân đoạn hoặc phân hủy thành hai lớp mới từ bố cục được vẽ ban đầu.

Một quyết định quan trọng trong phương pháp là liệu các nhà thiết kế có muốn theo đuổi dòng thiết kế "không màu" hay không. Một lựa chọn khác là dòng hai màu, nơi các nhà thiết kế đặt hai mặt nạ,chọn giữa một số tùy chọn phân hủyTất nhiên, bất kỳ quy trình thiết kế nào cũng đòi hỏi sự đánh đổi.

Ở nút 20 nanomet, các nhà đúc đang sử dụng một số dòng thiết kế mô hình đôi khác nhau.Một trong những dòng chảy phổ biến hơn thực sự không yêu cầu nhóm thiết kế để phân hủy các lớp của nó thành hai màu sắcTuy nhiên, trong một số trường hợp nhất định, các nhà thiết kế có thể muốn biết việc gán màu là gì. Mặc dù điều này nghe có vẻ hợp lý, việc nhìn thấy màu hai mẫu có thể làm giảm hiệu quả gỡ lỗi.

Trong khi đó, ở nút 10nm, các nhà sản xuất chip có thể cần phải chuyển sang một kỹ thuật chia độ khác: mô hình ba.LELELE tương tự như LELETrong chế tạo wafer, LELELE đòi hỏi ba bước lithography và khắc độc lập để xác định một lớp duy nhất.

Trong thiết kế, mô hình ba lần đòi hỏi phải phá vỡ lớp ban đầu thành ba mặt nạ.Từ bên ngoài, mô hình ba kiểu có vẻ vô hạiXây dựng các thuật toán phần mềm EDA để tự động phân hủy, màu sắc và kiểm tra các lớp với mô hình ba là một thách thức.Việc vi phạm ba mô hình có thể rất phức tạp., và gỡ lỗi có thể khó khăn.

Trong khi đó, các khoảng cách là loại chính thứ hai của nhiều mẫu. Nó cũng được gọi là SADP và SAQP.SADP/SAQP trước đây được sử dụng để mở rộng flash NAND đến nút 1xnm và bây giờ đang bước vào lĩnh vực logic.

SADP là một hình thức mô hình đôi. Nó đôi khi được gọi là phân chia pitch hoặc mô hình đôi được hỗ trợ bên.Quá trình SADP sử dụng một bước lithography cùng với các bước lắng đọng và khắc bổ sung để xác định các tính năng tương tự như các khoảng cáchTrong quá trình SADP, bước đầu tiên là tạo thành các mandrels trên chất nền. sau đó, một lớp lắng đọng bao phủ mẫu. lớp lắng đọng sau đó được khắc ra, tạo thành khoảng cách. cuối cùng,phần trên cùng trải qua các bước đánh bóng cơ học hóa học (CMP).

SAQP về cơ bản là hai chu kỳ của công nghệ mô hình đôi bên cạnh. Các mô hình đơn giản, bao gồm cả các mô hình trong flash hoặc finFET được thực hiện trong SADP hoặc SAQP. Trong kỹ thuật này,Các đường song song được hình thành đầu tiênTrong khi đó, các lớp kim loại trong chip DRAM và logic phức tạp hơn và không thể đạt được thông qua SADP / SAQP. Những lớp kim loại này yêu cầu LELE.Sự linh hoạt thiết kế của SADP/SAQP cũng thấp hơn LELE, trong khi các công nghệ loại LELE yêu cầu thông qua mô hình.

SAQP viết tắt của Self-Aligned Quadruple Patterning.

Theo thông tin có sẵn, Self-Aligned Quadruple Patterning (SAQP) là kỹ thuật được sử dụng rộng rãi nhất cho các tính năng mô hình với pitch nhỏ hơn 38 nm,dự kiến đạt được độ cao xuống còn 19 nmNó về cơ bản tích hợp nhiều bước quy trình và đã được sử dụng trong mô hình của FinFET và 1X DRAM.cho phép các đường ban đầu được vẽ cách nhau 80 nm để kết quả là các đường cách nhau 20 nm (thực tế đạt được độ phân giải 10 nm)Điều này rất quan trọng vì nó vượt xa độ phân giải của bất kỳ công cụ lithography sản xuất hàng loạt nào, bao gồm EUV (đạt được độ phân giải 13 nm).

Quá trình này tự nhiên chia các tính năng thành ba nhóm: lõi, vỏ và ranh giới (xem hình 2).ranh giới tạo thành một lưới mà cũng cần phải được phân đoạnDo đó, quá trình SAQP phải kết thúc với một bước lithography, cắt hoặc cắt các đặc điểm vỏ và ranh giới được xác định trước đó.lõi và ranh giới.

Trong một biến thể khác của dòng chảy quy trình SAQP (xem hình 3), các tính năng vỏ thực sự là vật liệu phân cách đầu tiên còn lại, trong khi lõi và ranh giới là các vật liệu khác nhau,hoặc là chất nền hoặc vật liệu lấp lỗDo đó, chúng được đại diện bằng màu sắc khác nhau trong hình 2.Điều này cung cấp cơ hội để đạt được một số mô hình thách thức.

Một ứng dụng đặc biệt hữu ích là sự kết hợp các tính năng độ cao tối thiểu và độ cao tối thiểu 2x. Sự kết hợp này thường bị cấm trong các lần phơi nhiễm đơn với k1 < 0.5Một sự kết hợp đặc biệt khó khăn là các đường pitch tối thiểu với 2 lần gián đoạn pitch tối thiểu (xem Hình 4, bên trái).Mô hình nhiễu xạ của các gián đoạn là yếu hơn nhiều so với các đường thẳng chính nó bởi vì chúng chiếm một khu vực nhỏ hơn nhiềuHiệu suất của chúng cũng xấu đi nhanh hơn nhiều khi mất tập trung. Sự kết hợp này cũng không thể được cố định với các tính năng hỗ trợ vì không có không gian để chèn chúng để đạt được các đường pitch tối thiểu.Mặt khác, thông qua khắc chọn lọc, các tính năng mặt nạ có thể đi qua các đường giữa (xem hình 4, bên phải).Điều này rất đơn giản hóa việc cắt và tránh các lỗi vị trí cạnh tiềm năng có thể xảy ra khi cắt riêng biệt ở hai vị trí.

Đối với khắc chọn lọc, ba mặt nạ là cần thiết - một để xác định các vùng A / B riêng biệt, mặt nạ thứ hai cho khắc chọn lọc A và mặt nạ thứ ba cho khắc chọn lọc B. Tuy nhiên,khắc chọn lọc (cộng với SAQP) cũng cho phép dung sai chồng chéo lớn hơn và số lượng mặt nạ tối thiểu, do đó cho phép sự kết hợp giữa độ cao đường tối thiểu và các sự gián đoạn ở độ cao đường tối thiểu gấp đôi, làm cho nhiều mẫu dễ dàng xử lý hơn.

Tóm lại, tất cả các quy trình tạo nhiều mẫu tự sắp xếp bao gồm các bước sau:

1. Chụp dấu vết của ngón tay.
2. Nâng lên các bức tường bên trên các mẫu nén được in.
3. Loại bỏ các mô hình của nón.
4. Phát triển các mẫu sản xuất cuối cùng giữa các bức tường bên.
5. Thêm các khối điện đệm để đạt được khoảng cách đầu đến đầu mong muốn trong mục tiêu cuối cùng.

6. Khi chúng ta tiến tới các nút công nghệ tiên tiến hơn, mô hình các lớp kim loại cuối-đường dây quan trọng (BEOL) với các pitches hung hăng hơn, chẳng hạn như 32 nanometer,trở nên cực kỳ khó khănThông thường, các hào được tạo ra trong các lớp BEOL này, sau đó được lấp đầy bằng kim loại trong bước kim loại hóa cuối cùng.Các lớp chặn dọc vuông được thêm vào, tạo thành các khoảng cách kim loại nhỏ từ đầu đến đầu.

   Trong ngành công nghiệp, nhiều lựa chọn khác nhau đã được xem xét để tạo mẫu các lớp và khối BEOL hung hăng nhất.Một lựa chọn là kết hợp lithography ngâm với những gì được gọi là Metal Line Self-Aligned Quadruple Patterning (SAQP)Tuy nhiên, tùy chọn này đòi hỏi mặt nạ khối ba và quy trình in sơn ba lần, làm tăng chi phí và sự phức tạp của giải pháp được đề xuất.Một lựa chọn khác là sử dụng trực tiếp Ultraviolet Lithography (EUVL) để mô hình các lớp kim loại BEOL trong một lần phơi sángTrong khi quá trình tích hợp EUVL trực tiếp này là đơn giản và hiệu quả về chi phí, độ trung thực (như hình dạng) và tính biến đổi của các mẫu, cũng như chế tạo mặt nạ,dự kiến sẽ rất khó khăn, đặc biệt là đối với khoảng cách cực nhỏ.